《CMOS集成电路闩锁效应》温德通 | PDF下载|ePub下载
CMOS集成电路闩锁效应 版权信息
- 出版社：机械工业出版社
- 出版时间：2020-04-01
- ISBN：9787111645870
- 条形码：9787111645870 ; 978-7-111-64587-0
CMOS集成电路闩锁效应 本书特色
本书通过具体案例和大量彩色图片，对CMOS集成电路设计与制造中存在的闩锁效应（Latch-up）问题进行了详细介绍与分析。在介绍了CMOS集成电路寄生效应的基础上，先后对闩锁效应的原理、触发方式、测试方法、定性分析、改善措施和设计规则进行了详细讲解，随后给出了工程实例分析和寄生器件的ESD应用，为读者提供了一套理论与工程实践相结合的闩锁效应测试和改善方法。
本书面向从事微电子、半导体与集成电路行业的朋友，旨在给业内人士提供简单易懂并且与实际应用相结合的图书，同时也适合相关专业的本科生和研究生阅读。
CMOS集成电路闩锁效应 内容简介
本书主要介绍集成电路工艺制程技术的发展过程，集成电路工艺制造技术从*初的BJT工艺制造技术发展到CMOS工艺制造技术，同时器件也从*初的BJT发展的MOSFET。由于体CMOS集成电路中所固有的寄生NPN和寄生PNP会组成的电路，它在一定的条件下被触发而形成低阻通路，从而产生大电流，并且由于正反馈电路的存在而形成闩锁，导致CMOS集成电路无法正常工作，甚至烧毁芯片，通常把该现象称为闩锁效应。
闩锁效应存在于体CMOS集成电路中，它一直是CMOS集成电路可靠性的一个潜在的严重问题，随着CMOS工艺技术的不断发展，工艺技术日趋先进，器件的特征尺寸越来越小，并且器件间的间距也越来越小，集成电路的器件密度越来越大，集成电路的闩锁效应变得越来越严重，特别是在IO电路中。
CMOS集成电路闩锁效应 目录
目 录
写作缘由与编写过程
致谢
第1章 引言
1.1 闩锁效应概述
1.1.1 闩锁效应出现的背景
1.1.2 闩锁效应简述
1.2 闩锁效应的研究概况
1.3 小结
参考文献
第2章 CMOS集成电路寄生双极型晶体管
2.1 双极型晶体管原理
2.1.1 双极型晶体管的工艺结构
2.1.2 双极型晶体管的工作原理
2.1.3 双极型晶体管的击穿电压
2.1.4 利用双极型晶体管分析PNPN的闩锁效应
2.2 CMOS集成电路中的寄生效应
2.2.1 CMOS中的阱电阻
2.2.2 CMOS中的寄生双极型晶体管
2.2.3 HV- CMOS中的寄生双极型晶体管
2.2.4 BCD中的寄生双极型晶体管
2.3 小结
参考文献
第3章 闩锁效应的分析方法
3.1 闩锁效应的分析技术��
3.1.1 传输线脉冲技术
3.1.2 直流测量技术
3.2 两种结构的闩锁效应简介
3.2.1 PNPN闩锁效应
3.2.2 NPN闩锁效应
3.3 小结
参考文献
第4章 闩锁效应的物理分析
4.1 闩锁效应的触发机理分类
4.1.1 NW衬底电流触发
4.1.2 PW衬底电流触发
4.1.3 NW和PW衬底电流同时触发
4.2 闩锁效应的触发方式
4.2.1 输出或者输入管脚的浪涌信号引起PN结导通
4.2.2 电源管脚的浪涌信号引起击穿或者穿通
4.2.3 电源上电顺序引起的闩锁效应
4.2.4 场区寄生MOSFET
4.2.5 光生电流
4.2.6 NMOS热载流子注入
4.3 小结
参考文献
第5章 闩锁效应的业界标准和测试方法
5.1 JEDEC概述
5.2 闩锁效应的测试
5.2.1 电源过电压测试V- test
5.2.2 过电流测试I- test
5.3 与无源元件相连的特殊管脚
5.3.1 特殊性质的管脚
5.3.2 特殊管脚的案例
5.4 闩锁失效判断
5.5 实际案例
5.5.1 过电压测试V- test案例
5.5.2 过电流测试I- test案例
5.6 小结
参考文献
第6章 定性分析闩锁效应
6.1 实际工艺定性分析
6.1.1 MOS器件之间的闩锁效应
6.1.2 二极管之间的闩锁效应
6.1.3 二极管与MOS器件之间的闩锁效应
6.1.4 N型阱与1.8V PMOS/13.5V PMOS之间的闩锁效应
6.1.5 N型阱与1.8V P- diode /13.5V P- diode之间的闩锁效应
6.2 特定条件定性分析
6.2.1 电压定性分析
6.2.2 版图定性分析
6.3 小结
第7章 触发闩锁效应的必要条件
7.1 物理条件
7.1.1 回路增益β n β p >1
7.1.2 阱等效电阻 R n 和 R p 足够大
7.1.3 形成低阻通路
7.2 电路偏置条件
7.2.1 电源电压大于自持电压
7.2.2 瞬态激励足够大
7.2.3 适合的偏置条件
7.3 小结
第8章 闩锁效应的改善方法
8.1 版图级抗闩锁措施
8.1.1 减小 R n 和 R p
8.1.2 减小β n 和β p
8.1.3 加少子和多子保护环
8.2 工艺级抗闩锁措施
8.2.1 外延CMOS技术
8.2.2 NBL深埋层技术
8.2.3 SoI CMOS技术
8.2.4 深沟槽隔离技术
8.2.5 倒阱工艺技术
8.2.6 增大NW结深
8.3 电路级抗闩锁措施
8.3.1 串联电阻
8.3.2 反偏阱
8.4 小结
参考文献
第9章 闩锁效应的设计规则
9.1 IO电路的设计规则
9.1.1 减小寄生双极型晶体管放大系数
9.1.2 改善阱等效电阻
9.1.3 加少子和多子保护环
9.2 内部电路的设计规则
9.2.1 抑制瞬态激励
9.2.2 防止自身寄生双极型晶体管开启
9.3 小结
参考文献
第10章 闩锁效应的实例分析
10.1 器件之间的闩锁效应
10.1.1 输出电路18V PMOS与18V NMOS之间的闩锁效应
10.1.2 内部电路5V PMOS与5V NMOS之间的闩锁效应
10.1.3 电源保护电路13.5V P- diode与13.5V NMOS之间的闩锁效应
10.2 器件与阱之间的闩锁效应
10.3 闩锁效应测试击毁Poly电阻
10.4 小结
第11章 寄生器件的ESD应用
11.1 寄生NPN的ESD应用
11.1.1 NMOS寄生NPN
11.1.2 寄生NPN非均匀导通问题
11.1.3 GTNMOS电源钳位保护电路
11.1.4 STNMOS电源钳位保护电路
11.2 寄生PNPN的ESD应用
11.2.1 CMOS寄生PNPN
11.2.2 寄生PNPN电源钳位ESD保护电路
11.2.3 PNPN结构的设计规则
11.3 小结
总结
写作缘由与编写过程
致谢
第1章 引言
1.1 闩锁效应概述
1.1.1 闩锁效应出现的背景
1.1.2 闩锁效应简述
1.2 闩锁效应的研究概况
1.3 小结
参考文献
第2章 CMOS集成电路寄生双极型晶体管
2.1 双极型晶体管原理
2.1.1 双极型晶体管的工艺结构
2.1.2 双极型晶体管的工作原理
2.1.3 双极型晶体管的击穿电压
2.1.4 利用双极型晶体管分析PNPN的闩锁效应
2.2 CMOS集成电路中的寄生效应
2.2.1 CMOS中的阱电阻
2.2.2 CMOS中的寄生双极型晶体管
2.2.3 HV- CMOS中的寄生双极型晶体管
2.2.4 BCD中的寄生双极型晶体管
2.3 小结
参考文献
第3章 闩锁效应的分析方法
3.1 闩锁效应的分析技术��
3.1.1 传输线脉冲技术
3.1.2 直流测量技术
3.2 两种结构的闩锁效应简介
3.2.1 PNPN闩锁效应
3.2.2 NPN闩锁效应
3.3 小结
参考文献
第4章 闩锁效应的物理分析
4.1 闩锁效应的触发机理分类
4.1.1 NW衬底电流触发
4.1.2 PW衬底电流触发
4.1.3 NW和PW衬底电流同时触发
4.2 闩锁效应的触发方式
4.2.1 输出或者输入管脚的浪涌信号引起PN结导通
4.2.2 电源管脚的浪涌信号引起击穿或者穿通
4.2.3 电源上电顺序引起的闩锁效应
4.2.4 场区寄生MOSFET
4.2.5 光生电流
4.2.6 NMOS热载流子注入
4.3 小结
参考文献
第5章 闩锁效应的业界标准和测试方法
5.1 JEDEC概述
5.2 闩锁效应的测试
5.2.1 电源过电压测试V- test
5.2.2 过电流测试I- test
5.3 与无源元件相连的特殊管脚
5.3.1 特殊性质的管脚
5.3.2 特殊管脚的案例
5.4 闩锁失效判断
5.5 实际案例
5.5.1 过电压测试V- test案例
5.5.2 过电流测试I- test案例
5.6 小结
参考文献
第6章 定性分析闩锁效应
6.1 实际工艺定性分析
6.1.1 MOS器件之间的闩锁效应
6.1.2 二极管之间的闩锁效应
6.1.3 二极管与MOS器件之间的闩锁效应
6.1.4 N型阱与1.8V PMOS/13.5V PMOS之间的闩锁效应
6.1.5 N型阱与1.8V P- diode /13.5V P- diode之间的闩锁效应
6.2 特定条件定性分析
6.2.1 电压定性分析
6.2.2 版图定性分析
6.3 小结
第7章 触发闩锁效应的必要条件
7.1 物理条件
7.1.1 回路增益β n β p >1
7.1.2 阱等效电阻 R n 和 R p 足够大
7.1.3 形成低阻通路
7.2 电路偏置条件
7.2.1 电源电压大于自持电压
7.2.2 瞬态激励足够大
7.2.3 适合的偏置条件
7.3 小结
第8章 闩锁效应的改善方法
8.1 版图级抗闩锁措施
8.1.1 减小 R n 和 R p
8.1.2 减小β n 和β p
8.1.3 加少子和多子保护环
8.2 工艺级抗闩锁措施
8.2.1 外延CMOS技术
8.2.2 NBL深埋层技术
8.2.3 SoI CMOS技术
8.2.4 深沟槽隔离技术
8.2.5 倒阱工艺技术
8.2.6 增大NW结深
8.3 电路级抗闩锁措施
8.3.1 串联电阻
8.3.2 反偏阱
8.4 小结
参考文献
第9章 闩锁效应的设计规则
9.1 IO电路的设计规则
9.1.1 减小寄生双极型晶体管放大系数
9.1.2 改善阱等效电阻
9.1.3 加少子和多子保护环
9.2 内部电路的设计规则
9.2.1 抑制瞬态激励
9.2.2 防止自身寄生双极型晶体管开启
9.3 小结
参考文献
第10章 闩锁效应的实例分析
10.1 器件之间的闩锁效应
10.1.1 输出电路18V PMOS与18V NMOS之间的闩锁效应
10.1.2 内部电路5V PMOS与5V NMOS之间的闩锁效应
10.1.3 电源保护电路13.5V P- diode与13.5V NMOS之间的闩锁效应
10.2 器件与阱之间的闩锁效应
10.3 闩锁效应测试击毁Poly电阻
10.4 小结
第11章 寄生器件的ESD应用
11.1 寄生NPN的ESD应用
11.1.1 NMOS寄生NPN
11.1.2 寄生NPN非均匀导通问题
11.1.3 GTNMOS电源钳位保护电路
11.1.4 STNMOS电源钳位保护电路
11.2 寄生PNPN的ESD应用
11.2.1 CMOS寄生PNPN
11.2.2 寄生PNPN电源钳位ESD保护电路
11.2.3 PNPN结构的设计规则
11.3 小结
总结
CMOS集成电路闩锁效应 作者简介
温德通，ESD设计工程师，毕业于西安电子科技大学科技大学微电子学院，从事集成电路工艺制程整合，器件、闩锁效应和ESD电路设计方向工作十余年。目前已出版图书《集成电路制造工艺与工程应用》和《CMOS集成电路闩锁效应》。
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