《CMOS集成电路EDA技术(第2版)》戴澜 张晓波 陈铖颖 等 | PDF下载|ePub下载

第2版前言

第1版前言

第1章CMOS集成电路EDA技术 1

1.1CMOS集成电路EDA技术概述1

1.2CMOS模拟集成电路设计流程3

1.3CMOS模拟集成电路EDA工具分类5

1.4CMOS数字集成电路设计流程9

1.5CMOS数字集成电路EDA工具分类11

1.6小结13

第2章模拟电路设计及仿真工具Cadence Spectre14

2.1Spectre的特点14

2.2Spectre的仿真设计方法16

2.3Spectre与其他EDA软件的连接17

2.4Spectre的基本操作18

2.4.1Cadence Spectre启动设置18

2.4.2Spectre主窗口和选项介绍19

2.4.3设计库管理器介绍22

2.4.4电路图编辑器介绍25

2.4.5模拟设计环境介绍29

2.4.6波形显示窗口介绍32

2.4.7波形计算器介绍37

2.5Spectre库中的基本器件42

2.5.1无源器件42

2.5.2有源器件42

2.5.3信号源43

2.6低压差线性稳压器的设计与仿真45

2.7高阶仿真功能与实例53

2.7.1FFT仿真53

2.7.2Monte Carlo仿真59

2.8小结65

第3章版图设计工具Cadence Virtuoso66

3.1Virtuoso界面介绍66

3.1.1窗口标题栏68

3.1.2状态栏69

3.1.3菜单栏69

3.1.4图标菜单77

3.1.5设计区域79

3.1.6光标和指针79

3.1.7鼠标状态80

3.1.8提示栏81

3.1.9层选择窗口81

3.2Virtuoso基本操作83

3.2.1创建矩形83

3.2.2创建多边形84

3.2.3创建路径85

3.2.4创建标识名86

3.2.5创建器件和阵列86

3.2.6创建接触孔88

3.2.7创建圆形图形88

3.2.8移动命令90

3.2.9复制命令91

3.2.10拉伸命令91

3.2.11删除命令92

3.2.12合并命令92

3.2.13选择和放弃选择命令93

3.2.14改变层次关系命令94

3.2.15切割命令96

3.2.16旋转命令97

3.2.17属性命令98

3.2.18分离命令99

3.3运算放大器版图设计实例100

3.3.1NMOS晶体管版图设计100

3.3.2运算放大器版图设计106

3.4小结114

第4章模拟版图验证及参数提取工具Mentor Calibre115

4.1Mentor Calibre版图验证工具调用115

4.1.1Virtuoso Layout Editor工具启动115

4.1.2采用Calibre图形界面启动118

4.1.3采用Calibre View查看器启动118

4.2Mentor Calibre DRC验证120

4.2.1Calibre DRC验证简介120

4.2.2Calibre DRC界面介绍122

4.2.3Calibre DRC验证流程举例128

4.3Mentor Calibre LVS验证137

4.3.1Calibre LVS验证简介137

4.3.2Calibre LVS界面介绍138

4.3.3Calibre LVS验证流程举例149

4.4Mentor Calibre寄生参数提取158

4.4.1Calibre PEX验证简介158

4.4.2Calibre PEX界面介绍159

4.4.3Calibre PEX流程举例169

4.5小结175

第5章硬件描述语言及仿真工具Modelsim176

5.1硬件描述语言及仿真概述176

5.2硬件描述语言与应用实例177

5.2.1硬件描述语言基础177

5.2.2硬件描述语言应用实例185

5.2.3硬件描述语言的可综合设计190

5.2.4硬件描述语言设计实例191

5.3数字电路仿真工具Modelsim195

5.3.1Modelsim的特点与应用196

5.3.2Modelsim的基本使用199

5.3.3Modelsim的进阶使用208

5.4小结223

第6章数字逻辑综合及Design Compiler224

6.1逻辑综合概述224

6.1.1逻辑综合的定义及发展历程224

6.1.2逻辑综合的流程225

6.2DesignCompiler简介226

6.2.1DesignCompiler的功能226

6.2.2DesignCompiler的使用模式227

6.2.3DC-Tcl简介228

6.3DesignCompiler综合设计232

6.3.1启动工具及初始环境配置232

6.3.2综合库234

6.3.3DesignCompiler综合流程235

6.4静态时序分析与设计约束243

6.4.1静态时序分析243

6.4.2亚稳态245

6.4.3时钟的约束245

6.4.4输入输出路径的约束247

6.4.5组合逻辑路径的约束248

6.4.6时间预算249

6.4.7设计环境约束250

6.4.8多时钟同步设计约束253

6.4.9异步设计约束255

6.4.10多时钟的时序约束256

6.5基于状态机的交通灯综合258

6.6小结262

第7章数字电路物理层设计工具IC Compiler263

7.1IC Compiler简介263

7.2IC Compiler物理层设计的数据准备265

7.2.1逻辑层数据265

7.2.2物理层数据266

7.2.3设计数据266

7.3创建设计数据库与后端数据的设置267

7.3.1逻辑库设置267

7.3.2物理库设置267

7.3.3其他文件设置268

7.3.4创建设计数据库268

7.3.5库文件检查268

7.3.6网表导入268

7.3.7Tlu+文件设置与检查269

7.3.8电源网络设置269

7.3.9TIE单元设置270

7.3.10导入SDC文件并进行时序约束检查270

7.3.11定时序优化参数271

7.4不同PVT角下综合优化的设置方法273

7.4.1scenario的建立274

7.4.2PVT角设定274

7.5宏单元与IO布局276

7.5.1IO布局与芯片布局空间创建276

7.5.2宏单元的摆放277

7.6电源网络的设计与分析278

7.6.1设计电源和地环278

7.6.2设计电源和地条278

7.6.3连接宏单元和标准单元279

7.7标准单元的布局与优化280

7.7.1检查是否需要添加tap cell281

7.7.2spare cell的标识281

7.7.3检查设计输入文件与约束281

7.7.4确认所有路径已经被正确地设置281

7.8时钟树综合与优化283

7.8.1综合前的检查283

7.8.2时钟树综合设置283

7.8.3执行时钟树综合核心命令286

7.9芯片布线与优化287

7.9.1布线前的检查287

7.9.2ICC布线相关设置287

7.9.3天线效应简介与设置289

7.9.4执行布线命令290

7.10芯片ECO与设计文件导出291

7.10.1Freeze silicon ECO291

7.10.2unconstrained ECO291

7.10.3设计结果导出292

7.11小结292

第8章数字电路物理层设计工具Encounter293

8.1Encounter工具发展历史293

8.2Encounter设计流程介绍294

8.3数据准备295

8.3.1设计数据295

8.3.2逻辑库数据296

8.3.3物理库数据297

8.3.4数据准备常用的指令与流程297

8.4布图规划与布局301

8.4.1布图与IO排布301

8.4.2电源网络设计303

8.4.3标准单元的布局与优化 303

8.4.4布图规划与布局常用指令与流程304

8.5时钟树综合311

8.5.1时钟树综合简介311

8.5.2时钟树流程与优化313

8.6芯片布线315

8.6.1芯片布线工具简介315

8.6.2特殊布线315

8.6.3一般布线316

8.6.4芯片布线流程与优化316

8.7芯片ECO与DFM318

8.7.1ECO流程与优化318

8.7.2DFM流程与优化321

8.8小结321

第9章集成电路反向分析EDA技术322

9.1集成电路反向分析概述322

9.1.1反向分析技术的主要应用323

9.1.2反向分析技术的主要流程325

9.1.3反向分析EDA技术326

9.2电路网表提取328

9.2.1网表提取概述328

9.2.2网表提取流程331

9.2.3模拟单元提取336

9.2.4数字单元提取344

9.2.5线网绘制与检查346

9.2.6数据的导入和导出348

9.3电路层次化分析整理351

9.3.1电路分析整理概述351

9.3.2层次化整理流程352

9.3.3模拟电路的层次化整理354

9.3.4数字电路的层次化整理357

9.3.5整理数据的导出360

9.4小结361

参考文献362